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-![Project Workflow](assets/chapter2/project.svg)
+* Hardware Project Workflow
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+![Hardware Project Workflow](assets/chapter2/hardware-project.svg)
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+* Software Project Workflow
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+![Software Project Workflow](assets/chapter2/software-project.svg)
 
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-## Model
+## Hardware Model
 
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-## Validation
+## Software Model
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+### C Language
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+### C++ Language
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+### Go Language
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+### Rust Language
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+## Hardware Validation
 
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-## Design
+## Software Validation
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+### C Language
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+### C++ Language
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+### Go Language
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+### Rust Language
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+## Hardware Design
 
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-## Verification
+## Software Design
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+### C Language
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+### C++ Language
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+### Go Language
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+### Rust Language
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+## Hardware Verification
 
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+#### Overview
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+##### The Typical OSVVM Testbench Architecture
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 ![OSVVM Diagram Overview](assets/chapter2/osvvm-testbench.svg){width=8cm}
 
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-#### OSVVM Checker
+###### OSVVM Testbench
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+###### OSVVM Checker
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+###### OSVVM Stimulus
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+##### The OSVVM Class Library
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+#### Transaction-Level Modeling (TLM)
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+#### Developing Reusable Verification Components
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+#### Using Verification Components
 
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-#### OSVVM Stimulus
+#### Using the Register Layer Classes
 
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-#### OSVVM Testbench
+#### Advanced Topics
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+
+#### UBus Verification Component Example
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+
+#### UBus Specification
 
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+#### Overview
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+
+##### The Typical UVM Testbench Architecture
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+
 ![UVM Diagram Overview](assets/chapter2/uvm-testbench.png)
 
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-#### UVM Agent
+###### UVM Testbench
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+
+###### UVM Test
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+
+###### UVM Environment
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+###### UVM Scoreboard
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+###### UVM Agent
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+
+###### UVM Sequencer
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+###### UVM Sequence
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+
+###### UVM Driver
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+
+###### UVM Monitor
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+
+##### The UVM Class Library
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+#### Transaction-Level Modeling (TLM)
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+##### Overview
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+##### TLM, TLM-1, and TLM-2.0
 
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-#### UVM Driver
+##### TLM-1 Implementation
 
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-#### UVM Enviroment
+###### Basics
 
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-#### UVM Monitor
+###### Encapsulation and Hierarchy
 
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-#### UVM Scoreboard
+###### Analysis Communication
 
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-#### UVM Sequence
+##### TLM-2.0 Implementation
 
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-#### UVM Sequencer
+###### Generic Payload
 
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-#### UVM Subscriber
+###### Core Interfaces and Ports
 
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-#### UVM Test
+###### Blocking Transport
 
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-#### UVM Testbench
+###### Nonblocking Transport
 
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-#### UVM Transaction
+###### Sockets
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+
+###### Time
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+###### Use Models
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+
+#### Developing Reusable Verification Components
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+##### Modeling Data Items for Generation
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+
+###### Inheritance and Constraint Layering
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+###### Defining Control Fields ("Knobs")
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+##### Transaction-Level Components
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+##### Creating the Driver
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+##### Creating the Sequencer
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+##### Connecting the Driver and Sequencer
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+###### Basic Sequencer and Driver Interaction
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+###### Querying for the Randomized Item
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+
+###### Fetching Consecutive Randomized Items
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+
+###### Sending Processed Data back to the Sequencer
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+###### Using TLM-Based Drivers
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+
+##### Creating the Monitor
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+
+##### Instantiating Components
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+
+##### Creating the Agent
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+###### Operating Modes
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+###### Connecting Components
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+##### Creating the Environment
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+###### The Environment Class
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+
+###### Invoking build_phase
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+
+##### Enabling Scenario Creation
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+###### Declaring User-Defined Sequences
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+
+###### Sending Subsequences and Sequence Items
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+
+###### Starting a Sequence on a Sequencer
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+###### Overriding Sequence Items and Sequences
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+##### Managing End of Test
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+##### Implementing Checks and Coverage
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+###### Implementing Checks and Coverage in Classes
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+###### Implementing Checks and Coverage in Interfaces
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+
+###### Controlling Checks and Coverage
+
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+#### Using Verification Components
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+##### Creating a Top-Level Environment
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+##### Instantiating Verification Components
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+##### Creating Test Classes
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+##### Verification Component Configuration
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+
+###### Verification Component Configurable Parameters
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+###### Verification Component Configuration Mechanism
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+
+###### Choosing between uvm_resource_db and uvm_config_db
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+###### Using a Configuration Class
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+##### Creating and Selecting a User-Defined Test
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+###### Creating the Base Test
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+###### Creating Tests from a Test-Family Base Class
+
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+###### Test Selection
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+
+##### Creating Meaningful Tests
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+
+###### Constraining Data Items
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+###### Data Item Definitions
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+
+###### Creating a Test-Specific Frame
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+##### Virtual Sequences
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+
+###### Creating a Virtual Sequencer
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+
+###### Creating a Virtual Sequence
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+.. ....... ........ ........ ....... .. ........... ...... .... .. ...... ..... .. ..... .... ........ ... ...... . ... .... .. ......... ........... .... .... ........ .. .... . ..... ....... .... ... ........ .... ............ .. ... ... ....... .. ...... .... ... .... ....... .. ..... ... .... ....... ... ....... ......... ..... .......... ....... ..... ....... ... ....... ... ....... ..... ..... .... . ........ .. ... ..... ......... .. ........ ..... ....... .......... .......... ... ........ .. ... ..... .. ........ ..... .......... .... ... ...... .. .....
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+###### Controlling Other Sequencers
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+
+###### Connecting a Virtual Sequencer to Subsequencers
+
+.. ....... ........ ........ ....... .. ........... ...... .... .. ...... ..... .. ..... .... ........ ... ...... . ... .... .. ......... ........... .... .... ........ .. .... . ..... ....... .... ... ........ .... ............ .. ... ... ....... .. ...... .... ... .... ....... .. ..... ... .... ....... ... ....... ......... ..... .......... ....... ..... ....... ... ....... ... ....... ..... ..... .... . ........ .. ... ..... ......... .. ........ ..... ....... .......... .......... ... ........ .. ... ..... .. ........ ..... .......... .... ... ...... .. .....
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+##### Checking for DUT Correctness
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+
+##### Scoreboards
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+
+###### Creating the Scoreboard
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+.. ....... ........ ........ ....... .. ........... ...... .... .. ...... ..... .. ..... .... ........ ... ...... . ... .... .. ......... ........... .... .... ........ .. .... . ..... ....... .... ... ........ .... ............ .. ... ... ....... .. ...... .... ... .... ....... .. ..... ... .... ....... ... ....... ......... ..... .......... ....... ..... ....... ... ....... ... ....... ..... ..... .... . ........ .. ... ..... ......... .. ........ ..... ....... .......... .......... ... ........ .. ... ..... .. ........ ..... .......... .... ... ...... .. .....
+
+###### Adding Exports to uvm_scoreboard
+
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+###### Requirements of the TLM Implementation
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+###### Defining the Action Taken
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+
+###### Adding the Scoreboard to the Environment
+
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+###### Summary
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+
+##### Implementing a Coverage Model.
+
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+
+###### Selecting a Coverage Method
+
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+
+###### Implementing a Functional Coverage Model
+
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+
+###### Enabling and Disabling Coverage
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+#### Using the Register Layer Classes
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+
+##### Overview
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+
+##### Usage Model
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+
+###### Mirroring
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+
+###### Memories are not Mirrored
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+
+##### Access API
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+
+###### read / write
+
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+
+###### peek / poke
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+
+###### get / set
+
+.. ....... ........ ........ ....... .. ........... ...... .... .. ...... ..... .. ..... .... ........ ... ...... . ... .... .. ......... ........... .... .... ........ .. .... . ..... ....... .... ... ........ .... ............ .. ... ... ....... .. ...... .... ... .... ....... .. ..... ... .... ....... ... ....... ......... ..... .......... ....... ..... ....... ... ....... ... ....... ..... ..... .... . ........ .. ... ..... ......... .. ........ ..... ....... .......... .......... ... ........ .. ... ..... .. ........ ..... .......... .... ... ...... .. .....
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+###### randomize
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+
+###### update
+
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+###### mirror
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+###### Concurrent Accesses
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+##### Coverage Models
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+###### Predefined Coverage Identifiers
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+###### Controlling Coverage Model Construction and Sampling
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+##### Constructing a Register Model
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+###### Field Types
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+###### Register Types
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+###### Register File Types
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+###### Memory Types
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+###### Block Types
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+###### Packaging a Register Model
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+###### Maximum Data Size
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+##### Back-door Access
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+###### Back-door read/write vs. peek/poke
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+###### Hierarchical HDL Paths
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+###### VPI-based Back-door Access
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+###### User-defined Back-door Access
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+###### Back-door Access for Protected Memories
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+###### Active Monitoring
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+##### Special Registers
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+###### Pre-defined Special Registers
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+###### Unmapped Registers and Memories
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+###### Aliased Registers
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+###### Unimplemented Registers
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+###### RO and WO Registers Sharing the Same Address
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+##### Integrating a Register Model in a Verification Environment
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+##### Integrating a Register Model
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+###### Transaction Adapter
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+###### Integrating Bus Sequencers
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+
+###### Integrating the Register Model with a Bus Monitor
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+##### Randomizing Field Values
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+##### Pre-defined Sequences
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+#### Advanced Topics
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+##### The uvm_component Base Class
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+##### The Built-In Factory and Overrides
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+
+###### About the Factory
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+###### Factory Registration
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+###### Component Overrides
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+##### Callbacks
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+
+###### Use Model
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+
+###### Example
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+
+##### The Sequence Library
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+
+##### Advanced Sequence Control
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+
+###### Implementing Complex Scenarios
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+
+###### Protocol Layering
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+
+###### Generating the Item or Sequence in Advance
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+
+###### Executing Sequences and Items on other Sequencers
+
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+##### Command Line Interface (CLI)
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+###### Introduction
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+###### Getting Started
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+
+###### UVM-aware Command Line Processing
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+
+##### Macros in UVM
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+
+#### UBus Verification Component Example
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+
+##### UBus Example
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+
+##### UBus Example Architecture
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+##### UBus Top Module
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+
+##### The Test
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+
+##### Testbench Environment
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+
+##### UBus Environment
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+##### UBus Master Agent
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+
+##### UBus Master Sequencer
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+
+##### UBus Driver
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+
+##### UBus Agent Monitor
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+
+##### UBus Bus Monitor
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+
+###### Collecting Transfers from the Bus
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+
+###### Number of Transfers
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+
+###### Notifiers Emitted by the UBus Bus Monitor
+
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+
+###### Checks and Coverage
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+
+##### UBus Interface
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+
+#### UBus Specification
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+
+##### Introduction
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+###### Motivation
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+
+###### Bus Overview
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+
+##### Bus Description
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+###### Bus Signals
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+###### Clocking
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+###### Reset
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+##### Arbitration Phase
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+##### Address Phase
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+###### NOP Cycle
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+###### Normal Address Phase
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+##### Data Phase
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+###### Write Transfer
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+###### Error during Write Transfer
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+###### Read Transfer
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+###### Error during Read Transfer
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+##### How Data is Driven
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+##### Optional Pipelining Scheme
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+###### Pipelined Arbitration Phase
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+###### Pipelined Address Phase
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+###### Pipelined Data Phase
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+##### Example Timing Diagrams
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+
+## Software Verification
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+
+### C Language
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+### C++ Language
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+### Go Language
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+
+### Rust Language
 
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