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Oct 03, 2022
by
Francisco Javier Reina Campo
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# PROJECTS
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## INTERFACE
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### Instruction Cache
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#### Instruction Inputs/Outputs AMBA4 AXI-Lite Bus
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##### Signals of the Read and Write Address channels
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| Write Port | Read Port | Size | Direction | Description |
| ---------- | ---------- | ---------------- | --------- | ---------------------------------------- |
|
`AWID`
|
`ARID`
|
`AXI_ID_WIDTH`
| Output | Address ID, to identify multiple streams |
|
`AWADDR`
|
`ARADDR`
|
`AXI_ADDR_WIDTH`
| Output | Address of the first beat of the burst |
|
`AWLEN`
|
`ARLEN`
| 8 | Output | Number of beats inside the burst |
|
`AWSIZE`
|
`ARSIZE`
| 3 | Output | Size of each beat |
|
`AWBURST`
|
`ARBURST`
| 2 | Output | Type of the burst |
|
`AWLOCK`
|
`ARLOCK`
| 1 | Output | Lock type, to provide atomic operations |
|
`AWCACHE`
|
`ARCACHE`
| 4 | Output | Memory type, progress through the system |
|
`AWPROT`
|
`ARPROT`
| 3 | Output | Protection type |
|
`AWQOS`
|
`ARQOS`
| 4 | Output | Quality of Service of the transaction |
|
`AWREGION`
|
`ARREGION`
| 4 | Output | Region identifier, physical to logical |
|
`AWUSER`
|
`ARUSER`
|
`AXI_USER_WIDTH`
| Output | User-defined data |
|
`AWVALID`
|
`ARVALID`
| 1 | Output | xVALID handshake signal |
|
`AWREADY`
|
`ARREADY`
| 1 | Input | xREADY handshake signal |
:Signals of the Read and Write Address channels
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##### Signals of the Read and Write Data channels
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| Write Port | Read Port | Size | Direction | Description |
| ---------- | ---------- | ---------------- | --------- | ---------------------------------------- |
|
`WID`
|
`RID`
|
`AXI_ID_WIDTH`
| Output | Data ID, to identify multiple streams |
|
`WDATA`
|
`RDATA`
|
`AXI_DATA_WIDTH`
| Output | Read/Write data |
|
`--`
|
`RRESP`
| 2 | Output | Read response, current RDATA status |
|
`WSTRB`
|
`--`
|
`AXI_STRB_WIDTH`
| Output | Byte strobe, WDATA signal |
|
`WLAST`
|
`RLAST`
| 1 | Output | Last beat identifier |
|
`WUSER`
|
`RUSER`
|
`AXI_USER_WIDTH`
| Output | User-defined data |
|
`WVALID`
|
`RVALID`
| 1 | Output | xVALID handshake signal |
|
`WREADY`
|
`RREADY`
| 1 | Input | xREADY handshake signal |
:Signals of the Read and Write Data channels
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##### Signals of the Write Response channel
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| Write Port | Size | Direction | Description |
| ---------- | ---------------- | --------- | ----------------------------------------------- |
|
`BID`
|
`AXI_ID_WIDTH`
| Input | Write response ID, to identify multiple streams |
|
`BRESP`
| 2 | Input | Write response, to specify the burst status |
|
`BUSER`
|
`AXI_USER_WIDTH`
| Input | User-defined data |
|
`BVALID`
| 1 | Input | xVALID handshake signal |
|
`BREADY`
| 1 | Output | xREADY handshake signal |
:Signals of the Write Response channel
.. ....... ........ ........ ....... .. ........... ...... .... .. ...... ..... .. ..... .... ........ ... ...... . ... .... .. ......... ........... .... .... ........ .. .... . ..... ....... .... ... ........ .... ............ .. ... ... ....... .. ...... .... ... .... ....... .. ..... ... .... ....... ... ....... ......... ..... .......... ....... ..... ....... ... ....... ... ....... ..... ..... .... . ........ .. ... ..... ......... .. ........ ..... ....... .......... .......... ... ........ .. ... ..... .. ........ ..... .......... .... ... ...... .. .....
#### Instruction Inputs/Outputs AMBA3 AHB-Lite Bus
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| Port | Size | Direction | Description |
| ------------ | ------ | --------- | ------------------------------------- |
|
`HRESETn`
| 1 | Input | Asynchronous Active Low Reset |
|
`HCLK`
| 1 | Input | System Clock Input |
| | | | |
|
`IHSEL`
| 1 | Output | Instruction Bus Select |
|
`IHADDR`
|
`PLEN`
| Output | Instruction Address Bus |
|
`IHRDATA`
|
`XLEN`
| Input | Instruction Read Data Bus |
|
`IHWDATA`
|
`XLEN`
| Output | Instruction Write Data Bus |
|
`IHWRITE`
| 1 | Output | Instruction Write Select |
|
`IHSIZE`
| 3 | Output | Instruction Transfer Size |
|
`IHBURST`
| 3 | Output | Instruction Transfer Burst Size |
|
`IHPROT`
| 4 | Output | Instruction Transfer Protection Level |
|
`IHTRANS`
| 2 | Output | Instruction Transfer Type |
|
`IHMASTLOCK`
| 1 | Output | Instruction Transfer Master Lock |
|
`IHREADY`
| 1 | Input | Instruction Slave Ready Indicator |
|
`IHRESP`
| 1 | Input | Instruction Transfer Response |
:Instruction Inputs/Outputs AMBA3 AHB-Lite Bus
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#### Instruction Inputs/Outputs Wishbone Bus
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| Port | Size | Direction | Description |
| ------- | ------ | --------- | ------------------------------- |
|
`rst`
| 1 | Input | Synchronous Active High Reset |
|
`clk`
| 1 | Input | System Clock Input |
| | | | |
|
`iadr`
|
`AW`
| Input | Instruction Address Bus |
|
`idati`
|
`DW`
| Input | Instruction Input Bus |
|
`idato`
|
`DW`
| Output | Instruction Output Bus |
|
`isel`
|
`DW/8`
| Input | Byte Select Signals |
|
`iwe`
| 1 | Input | Write Enable Input |
|
`istb`
| 1 | Input | Strobe Signal/Core Select Input |
|
`icyc`
| 1 | Input | Valid Bus Cycle Input |
|
`iack`
| 1 | Output | Bus Cycle Acknowledge Output |
|
`ierr`
| 1 | Output | Bus Cycle Error Output |
|
`iint`
| 1 | Output | Interrupt Signal Output |
:Instruction Inputs/Outputs Wishbone Bus
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### Data Cache
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#### Data Inputs/Outputs AMBA4 AXI-Lite Bus
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##### Signals of the Read and Write Address channels
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| Write Port | Read Port | Size | Direction | Description |
| ---------- | ---------- | ---------------- | --------- | ---------------------------------------- |
|
`AWID`
|
`ARID`
|
`AXI_ID_WIDTH`
| Output | Address ID, to identify multiple streams |
|
`AWADDR`
|
`ARADDR`
|
`AXI_ADDR_WIDTH`
| Output | Address of the first beat of the burst |
|
`AWLEN`
|
`ARLEN`
| 8 | Output | Number of beats inside the burst |
|
`AWSIZE`
|
`ARSIZE`
| 3 | Output | Size of each beat |
|
`AWBURST`
|
`ARBURST`
| 2 | Output | Type of the burst |
|
`AWLOCK`
|
`ARLOCK`
| 1 | Output | Lock type, to provide atomic operations |
|
`AWCACHE`
|
`ARCACHE`
| 4 | Output | Memory type, progress through the system |
|
`AWPROT`
|
`ARPROT`
| 3 | Output | Protection type |
|
`AWQOS`
|
`ARQOS`
| 4 | Output | Quality of Service of the transaction |
|
`AWREGION`
|
`ARREGION`
| 4 | Output | Region identifier, physical to logical |
|
`AWUSER`
|
`ARUSER`
|
`AXI_USER_WIDTH`
| Output | User-defined data |
|
`AWVALID`
|
`ARVALID`
| 1 | Output | xVALID handshake signal |
|
`AWREADY`
|
`ARREADY`
| 1 | Input | xREADY handshake signal |
:Signals of the Read and Write Address channels
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##### Signals of the Read and Write Data channels
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| Write Port | Read Port | Size | Direction | Description |
| ---------- | ---------- | ---------------- | --------- | ---------------------------------------- |
|
`WID`
|
`RID`
|
`AXI_ID_WIDTH`
| Output | Data ID, to identify multiple streams |
|
`WDATA`
|
`RDATA`
|
`AXI_DATA_WIDTH`
| Output | Read/Write data |
|
`--`
|
`RRESP`
| 2 | Output | Read response, current RDATA status |
|
`WSTRB`
|
`--`
|
`AXI_STRB_WIDTH`
| Output | Byte strobe, WDATA signal |
|
`WLAST`
|
`RLAST`
| 1 | Output | Last beat identifier |
|
`WUSER`
|
`RUSER`
|
`AXI_USER_WIDTH`
| Output | User-defined data |
|
`WVALID`
|
`RVALID`
| 1 | Output | xVALID handshake signal |
|
`WREADY`
|
`RREADY`
| 1 | Input | xREADY handshake signal |
:Signals of the Read and Write Data channels
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##### Signals of the Write Response channel
| Write Port | Size | Direction | Description |
| ---------- | ---------------- | --------- | ----------------------------------------------- |
|
`BID`
|
`AXI_ID_WIDTH`
| Input | Write response ID, to identify multiple streams |
|
`BRESP`
| 2 | Input | Write response, to specify the burst status |
|
`BUSER`
|
`AXI_USER_WIDTH`
| Input | User-defined data |
|
`BVALID`
| 1 | Input | xVALID handshake signal |
|
`BREADY`
| 1 | Output | xREADY handshake signal |
:Signals of the Write Response channel
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#### Data Inputs/Outputs AMBA3 AHB-Lite Bus
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| Port | Size | Direction | Description |
| ------------ | ------ | --------- | ------------------------------ |
|
`HRESETn`
| 1 | Input | Asynchronous Active Low Reset |
|
`HCLK`
| 1 | Input | System Clock Input |
| | | | |
|
`DHSEL`
| 1 | Output | Data Bus Select |
|
`DHADDR`
|
`PLEN`
| Output | Data Address Bus |
|
`DHRDATA`
|
`XLEN`
| Input | Data Read Data Bus |
|
`DHWDATA`
|
`XLEN`
| Output | Data Write Data Bus |
|
`DHWRITE`
| 1 | Output | Data Write Select |
|
`DHSIZE`
| 3 | Output | Data Transfer Size |
|
`DHBURST`
| 3 | Output | Data Transfer Burst Size |
|
`DHPROT`
| 4 | Output | Data Transfer Protection Level |
|
`DHTRANS`
| 2 | Output | Data Transfer Type |
|
`DHMASTLOCK`
| 1 | Output | Data Transfer Master Lock |
|
`DHREADY`
| 1 | Input | Data Slave Ready Indicator |
|
`DHRESP`
| 1 | Input | Data Transfer Response |
:Data Inputs/Outputs AMBA3 AHB-Lite Bus
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#### Data Inputs/Outputs Wishbone Bus
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| Port | Size | Direction | Description |
| ------- | ------ | --------- | ------------------------------- |
|
`rst`
| 1 | Input | Synchronous Active High Reset |
|
`clk`
| 1 | Input | System Clock Input |
| | | | |
|
`dadr`
|
`AW`
| Input | Data Address Bus |
|
`ddati`
|
`DW`
| Input | Data Input Bus |
|
`ddato`
|
`DW`
| Output | Data Output Bus |
|
`dsel`
|
`DW/8`
| Input | Byte Select Signals |
|
`dwe`
| 1 | Input | Write Enable Input |
|
`dstb`
| 1 | Input | Strobe Signal/Core Select Input |
|
`dcyc`
| 1 | Input | Valid Bus Cycle Input |
|
`dack`
| 1 | Output | Bus Cycle Acknowledge Output |
|
`derr`
| 1 | Output | Bus Cycle Error Output |
|
`dint`
| 1 | Output | Interrupt Signal Output |
:Data Inputs/Outputs Wishbone Bus
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## FUNCTIONALITY
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### Structure
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#### Traditional Computing Classes
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```
cpp
class
traditional_classes
{
private:
int
number_pu
;
int
number_soc
;
int
number_mpsoc
;
public:
void
traditional_method_0
();
// method 0
void
traditional_method_1
();
// method 1
void
traditional_method_2
();
// method 2
void
traditional_method_3
();
// method 3
};
```
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##### Philosophers Traditional T-DNC/NTM-MPSoC
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```
cpp
class
traditional_philosophers
:
private
traditional_classes
{
private:
int
number_p_pu
;
int
number_p_soc
;
int
number_p_mpsoc
;
public:
void
traditional_method_p0
();
// method 0
void
traditional_method_p1
();
// method 1
void
traditional_method_p2
();
// method 2
void
traditional_method_p3
();
// method 3
};
```
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*
PU-NTM
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*
SoC-NTM
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*
MPSoC-NTM
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##### Soldiers Traditional T-DNC/NTM-MPSoC
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```
cpp
class
traditional_soldiers
:
private
traditional_classes
{
private:
int
number_s_pu
;
int
number_s_soc
;
int
number_s_mpsoc
;
public:
void
traditional_method_s0
();
// method 0
void
traditional_method_s1
();
// method 1
void
traditional_method_s2
();
// method 2
void
traditional_method_s3
();
// method 3
};
```
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*
PU-NTM
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*
SoC-NTM
.. ....... ........ ........ ....... .. ........... ...... .... .. ...... ..... .. ..... .... ........ ... ...... . ... .... .. ......... ........... .... .... ........ .. .... . ..... ....... .... ... ........ .... ............ .. ... ... ....... .. ...... .... ... .... ....... .. ..... ... .... ....... ... ....... ......... ..... .......... ....... ..... ....... ... ....... ... ....... ..... ..... .... . ........ .. ... ..... ......... .. ........ ..... ....... .......... .......... ... ........ .. ... ..... .. ........ ..... .......... .... ... ...... .. .....
*
MPSoC-NTM
.. ....... ........ ........ ....... .. ........... ...... .... .. ...... ..... .. ..... .... ........ ... ...... . ... .... .. ......... ........... .... .... ........ .. .... . ..... ....... .... ... ........ .... ............ .. ... ... ....... .. ...... .... ... .... ....... .. ..... ... .... ....... ... ....... ......... ..... .......... ....... ..... ....... ... ....... ... ....... ..... ..... .... . ........ .. ... ..... ......... .. ........ ..... ....... .......... .......... ... ........ .. ... ..... .. ........ ..... .......... .... ... ...... .. .....
##### Workers Traditional T-DNC/NTM-MPSoC
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```
cpp
class
traditional_workers
:
private
traditional_classes
{
private:
int
number_w_pu
;
int
number_w_soc
;
int
number_w_mpsoc
;
public:
void
traditional_method_w0
();
// method 0
void
traditional_method_w1
();
// method 1
void
traditional_method_w2
();
// method 2
void
traditional_method_w3
();
// method 3
};
```
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PU-NTM
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SoC-NTM
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MPSoC-NTM
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### Behavior
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#### OpenNN Examples
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##### simple function regression
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type:
```
source BUILD-x86
./simple_function_regression-x86.run
```
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type:
```
source BUILD-RISCV
spike pk simple_function_regression-riscv.elf
```
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##### simple pattern recognition
type:
```
source BUILD-x86
./simple_pattern_recognition-x86.run
```
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type:
```
source BUILD-RISCV
spike pk simple_pattern_recognition-riscv.elf
```
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##### airfoil self noise
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type:
```
source BUILD-x86
./airfoil_self_noise-x86.run
```
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type:
```
source BUILD-RISCV
spike pk airfoil_self_noise-riscv.elf
```
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##### airline passengers
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type:
```
source BUILD-x86
./airline_passengers-x86.run
```
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type:
```
source BUILD-RISCV
spike pk airline_passengers-riscv.elf
```
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##### breast cancer
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type:
```
source BUILD-x86
./breast_cancer-x86.run
```
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type:
```
source BUILD-RISCV
spike pk breast_cancer-riscv.elf
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##### iris plant
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type:
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source BUILD-x86
./iris_plant-x86.run
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type:
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source BUILD-RISCV
spike pk iris_plant-riscv.elf
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##### logical operations
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type:
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source BUILD-x86
./logical_operations-x86.run
```
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type:
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source BUILD-RISCV
spike pk logical_operations-riscv.elf
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##### pima indians diabetes
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type:
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source BUILD-x86
./pima_indians_diabetes-x86.run
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type:
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source BUILD-RISCV
spike pk pima_indians_diabetes-riscv.elf
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##### urinary inflammations diagnosis
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type:
```
source BUILD-x86
./urinary_inflammations_diagnosis-x86.run
```
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type:
```
source BUILD-RISCV
spike pk urinary_inflammations_diagnosis-riscv.elf
```
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##### yacht hydrodynamics design
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type:
```
source BUILD-x86
./yacht_hydrodynamics_design-x86.run
```
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type:
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source BUILD-RISCV
spike pk yacht_hydrodynamics_design-riscv.elf
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##### yacht hydrodynamics production
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type:
```
source BUILD-x86
./yacht_hydrodynamics_production-x86.run
```
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type:
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source BUILD-RISCV
spike pk yacht_hydrodynamics_production-riscv.elf
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##### leukemia
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type:
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source BUILD-x86
./leukemia-x86.run
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type:
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source BUILD-RISCV
spike pk leukemia-riscv.elf
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##### pollution forecasting
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type:
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source BUILD-x86
./pollution_forecasting-x86.run
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type:
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source BUILD-RISCV
spike pk pollution_forecasting-riscv.elf
```
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##### temperature forecasting
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type:
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source BUILD-x86
./temperature_forecasting-x86.run
```
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type:
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source BUILD-RISCV
spike pk temperature_forecasting-riscv.elf
```
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##### mnist
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type:
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source BUILD-x86
./mnist-x86.run
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type:
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source BUILD-RISCV
spike pk mnist-riscv.elf
```
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#### Neural Turing Machine
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##### PU-NTM
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type:
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source BUILD-x86
./PU-x86.run
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type:
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source BUILD-RISCV
spike pk PU-riscv.elf
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##### SoC-NTM
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type:
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source BUILD-x86
./SoC-x86.run
```
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source BUILD-RISCV
spike pk SoC-riscv.elf
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##### MPSoC-NTM
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type:
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source BUILD-x86
./MPSoC-x86.run
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source BUILD-RISCV
spike pk MPSoC-riscv.elf
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#### Differentiable Neural Computer
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##### PU-DNC
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type:
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source BUILD-x86
./PU-x86.run
```
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type:
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source BUILD-RISCV
spike pk PU-riscv.elf
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##### SoC-DNC
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type:
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source BUILD-x86
./SoC-x86.run
```
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type:
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source BUILD-RISCV
spike pk SoC-riscv.elf
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##### MPSoC-DNC
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type:
```
source BUILD-x86
./MPSoC-x86.run
```
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type:
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source BUILD-RISCV
spike pk MPSoC-riscv.elf
```
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## REGISTERS
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### Neural Turing Machine
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#### PU-NTM
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#### SoC-NTM
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#### MPSoC-NTM
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### Differentiable Neural Computer
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#### PU-DNC
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#### SoC-DNC
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#### MPSoC-DNC
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## INTERRUPTIONS
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### Neural Turing Machine
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#### PU-NTM
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#### SoC-NTM
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#### MPSoC-NTM
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### Differentiable Neural Computer
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#### PU-DNC
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#### SoC-DNC
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